深入大规模芯片设计全过程

always@(posedge clock)Q <=D;这相当于C里面的一条条件判断语句，意思就是在时钟有上升沿信号的时候，输出信号’D'被储存在'Q。就是通过诸如此类的语句描述了触发器电路组成的缓存和显存之间数据交换的基本方式。综合软件就是依靠这些代码描述出来的门电路的工作方式关系生成电路的。在芯片的设计阶段基本上都是通过工程师们通过Verilog语言编制HDL代码来设计芯片中的所有工作单元，也决定该芯片所能支持的所有技术特征。这个阶段一般要持续3到4个月（这取决于芯片工程的规模)，是整个设计过程的基础。在上述的工作完成后，就进入了产品设计的验证阶段，一般也有一两个月的时间。这个阶段的任务就是保证在芯片最后交付代工厂的设计方案没有缺陷的，就是我们平时所说的产品的“bug”。这一个阶段对于任何芯片设计公司来说都是举足轻重的一步，因为如果芯片设计在投片生产出来以后验证出并不能像设计的那样正常工作，那就不仅意味着继续投入更多的金钱修改设计，重新投片，还会在图形芯片产业最为重视的产品推出速度方面失去先机。整个验证工作分为好几个过程，基本功能测试验证芯片内的所有的门电路能正常工作，工作量模拟测试用来证实门电路组合能达到的性能。当然，这时候还没有真正物理意义上真正的芯片存在，这些所有的测试依旧是通过DL编成的程序模拟出来的。[/align][align=left]接下来的验证工作开始进行分支的并行运作，一个团队负责芯片电路的静态时序分析，保证成品芯片能够达到设计的主频；另外一个主要由模拟电路工程师组成的团队进行关于储存电路，供电电路的分析修改。和数字电路的修正工作相比，模拟工程师们的工作要辛苦的多，他们要进行大量的复数，微分方程计算和信号分析，即便是借助计算机和专门的软件也是一件很头疼的事情。同样，这时候的多有测试和验证工作都是在模拟的状态下进行的，最终，当上述所有的工作完成后，一份由综合软件生成的用来投片生产门电路级别的连线表和电路图就完成了。但是，图形芯片设计者不会立即把这个方案交付厂家，因为它还要接受最后一个考验，那就是我们通常所说的FPGA(Field Programmable Gate Array)现场可编程门阵列来对设计进行的最终功能进行验证。对于NV30那样集成一亿多个晶体管超级复杂芯片，在整个使用硬件设计语言(HDL)设计和模拟测试的过程中，要反复运行描述整个芯片的数十亿条的指令和进行真正“海量”的数据储存，因此对执行相关任务的的硬件有着近乎变态的考验。我们从下面NVIDIA实验室的配备可见一斑。[align=center][img=450,337]http://www.fpga.com.cn/others/icdesign_example/002.jpg[/img][/align]11台Sun微系统公司提供的SunFire6800架式服务器，身高6英尺，每一台都配备有196GB的内存，单价都在百万美元左右。[align=center][img=450,337]http://www.fpga.com.cn/others/icdesign_example/003.jpg[/img][/align][/align][align=left]Racksaver公司的lU单元组成的架式服务器，每一个1U单元可以配置两块主板，2一4块Pentium4处理器,整套系统包括2800块CPU并行运行。[/align][align=center][img=450,337]http://www.fpga.com.cn/others/icdesign_example/004.jpg[/img][/align][align=left]这是NVIDIA的硬盘阵列