集成电路(IC)设计完整流程详解及各个阶段工具简介

以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler,仿真工具选择上面的三种仿真工具均可。6、STAStatic Timing Analysis(STA),静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(violation)。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。7、形式验证这也是验证范畴，它是从功能上(STA是时序上)对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。Backend design flow后端设计流程：1、DFTDesign For Test,可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT,有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler2、布局规划FloorPlan)布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如P模块，RAM,I/O引脚等等。布局规划能直接影响芯片最终的面积。工具为Synopsys的Astro3、CTSClock Tree Synthesis,时钟树综合，简单点说就是时钟的布线。由于时钟信