18微米芯片后端设计的相关技术

DSM Physical Effect Dominance☐interconnect圆Intrinsic80-90%0fTotal Delays1.000.800.500.400.300.25Process GeometryData Courtesy ofToshiba America Electronic Components此外，当进入0.18μ或更细尺寸时，信号完整性问题非常突出了。所谓信号完整性主要包括：由耦合电容导致的信号串扰(CrossTalk),由给芯片加电源、地网络时，在电源线上产生的压降(Rdop)。这些技术是必须解决的，这也是当前EDA业界十分热门的技术。时序模拟的精确性：由于互连引线延迟在整个电路链中所占的比例已超过80%，而通常在综合优化中，互连引线的延迟是采用“线模型”(wireload model),其内容为多长引线等效多少个标准负载。而线模型的产生来源于加工完的芯片，实测其长度及其相应的引线延迟，并利用统计值来确定的。因此，根据线模型进行综合时的时序估计与布局布线完成后的时序估计必然会造成一定的差异。如何才能使这两者的时序估计一致起来，成为深亚微米大规模集成电路芯片设计技术的关键。Cadence公司推出的PKS(EnvisiaTM Physically Knowledgeable Synthesis)物理综合工具。是在综合时就把布局布线中的互连线延迟时间考虑进去。而且PKS的优化算法比SE(EnvisiaTM Silicon Ensemble Place and Route)还强。因为将综合优化、布局布线生成在统一的物理数据库中能够把综合优化后的时序与布局布线后的时序一致（误差小于3%）。我们在0.18μ的ASIC设计中就是采用：SE一PKS的流程来解决了时序模拟的精确性。使仿真模拟的速度与实际芯片实测速度一致。